＜非同期回路設計１’＞

さらにその後、２０数年ぶりに乗ったせいか、太ももがパンパンになりました（＾＾；

2009年5月に非同期FIFOについて書きましたが、その続きです。
まだ、詳細を書けるまでは行っていませんが、前回書いたように非同期についてどんどん付け足して行きたいと思ったので、書きたいと思います。
2009年5月の後半にクロックが違う場合について注意が必要だと伝えましたが、その点については私も明確（きれい）な解答を持っている訳ではありません（＾＾；
が、その点について少し。
例えば、クロックが1対2の場合には下の図のようにEMPTYがLowになるのにかなり時間が掛かります。
FULLがHighになるのも乗り換えがあるのでそれなりに時間が掛かります。
このタイムラグが俗に言う「スベル」と言うバグに多くなっていると推測しています。

次回以降に、このスベルと言うことを如何に無くすかについて書きたいと思います。
以上です。